一、一种新型2-DCT/IDCT结构的设计与实现（论文文献综述）
刘亚婷[1]（2019）在《X-DSP中H.264编码器加速模块的设计与实现》文中研究表明DSP可以灵活的实现编码器,且X-DSP芯片主频高、并行处理能力强,适用于视频图像的处理,是实现H.264编码器的理想平台。但基于X-DSP的纯软件无法满足视频编码高清实时的要求,因此设计基于X-DSP的专用视频编码加速模块,利用ASIC技术实现部分复杂核心的编码算法,利用DSP实现部分算法,兼顾编码器的灵活与性能。本文中利用DSP芯片特点,以实际通信系统的应用需求为背景,在深入研究H.264编码器算法的基础上,重点对编码算法中计算复杂度高、数据相关性强、难以并行处理的核心算法进行优化,针对高清视频的实时编码要求,设计出H.264编码器硬件加速模块的微体系结构,主要研究工作和成果如下:1、基于H.264编码标准,本文采用H.264编码器加速模块的微体系结构。基于编码数据流及控制流,设计访问接口、访问冲突控制机制,流畅实现算法中的“生成-消费”。2、基于加速模块的计算特点,设计编码器各模块的硬件架构,包括帧内预测、帧间预测、变换量化、CAVLC、CABAC、去块滤波模块。基于各模块计算特点配置存储资源。针对串行编码,采取4路、8路并行编码机制,提高编码效率。针对同一数据的频繁访问,采取存储器共享实现数据复用。针对多种模式选择,采取快速判断算法,降低模式选择计算量。针对运动估计算法,采取快速全搜索算法,提高搜索速度。针对读取更新上下文时的数据相关,采取两路存储器存放,实现数据并行。针对滤波顺序复杂,采取分组滤波算法,解决数据相关,降低控制滤波的复杂度。3、对H.264编码器加速模块RTL设计进行验证与综合,设计的加速模块总面积为2090529 um2,总功耗为2170 mW,关键路径延时为1.59 ns。使用4种视频序列对加速模块性能评测,结果显示加速模块的编码速度平均可以达到32帧每秒,而实时要求每秒30帧,满足实时编码要求,且经加速模块处理的图像质量,主观、客观方面都表现良好。将H.264编码器加速模块分别与FPGA-1、FPGA-2、ASIC这三种实现方案的编码器在性能、面积、功耗方面做比较,结果显示本文设计的编码器的编码效率高、面积较小、功耗较低。本文设计的H.264编码器加速模块微体系结构,设计了帧内预测、帧间预测、变换量化、CAVLC、CABAC、去块滤波等模块的架构,为高清视频实时编码器的研究设计奠定重要的理论基础。
葛航旗[2]（2019）在《基于近似DCT变换的数字图像水印加速器的设计和实现》文中研究说明随着通信技术的发展,越来越多的信息在互联网上进行交互,如何保证信息安全、维护版权成为人们重点关注问题。数字图像水印嵌入技术是保护数字图像版权的重要方法,目前广泛应用于版权保护和来源认证中。在越来越大的信息交互量面前,云服务器需要传输处理的数字图片也越来越多,传统的软件数字图像水印嵌入处理很难达到实时处理的效果,而硬件处理的并行度更高,处理速度更快,更适于实现数字图像的实时处理。本文针对数字图像水印嵌入算法在硬件上的移植,提出了近似DCT变换算法。通过对原始DCT变换的简化,减少了算法的运算次数,并且用加/减法和移位操作代替了复杂的乘法运算。与原始4×4DCT变换相比,近似4×4DCT变换减少了100%的乘法次数和33%的加/减法次数。为了降低近似DCT变换对水印嵌入性能的影响,本文提出了相应的水印嵌入算法,从数值运算方面减少了近似运算所带来的数值模糊,提高了水印提取的精确度以及水印鲁棒性。基于以上提出的算法,本文设计了数字图像水印加速器的整体架构,包括输入数据缓存模块、近似DCT变换模块、水印嵌入模块、近似EDCT变换模块以及输出缓存模块。并在FPGA平台上实现了该加速器,结果显示数字图像水印加速器的工作频率达到200MHz,以较低的资源消耗达到了2.98GB/s的吞吐率,同时保证了较高的图像质量和水印鲁棒性。
吴德祥[3]（2019）在《近似算术电路设计与近似逻辑综合方法研究》文中研究说明随着科技的发展,人类进入数字化时代。海量的数字化信息对数据处理的速率与功耗提出了巨大的挑战。如今,数据处理设备的发展受到资源以及电池寿命的限制,设计高效低功耗的算术电路成为重点研究的课题。近年来,学术界提出一种被称为近似计算的电路设计思想,通过故意牺牲适当的计算精度,达到降低电路面积与功耗的目的。近似计算被广泛应用到算术电路设计当中。加法器与乘法器是基本的算术单元,传统的加法器与乘法器已无法满足高速低功耗的要求。针对该问题并结合近似计算的思想,本文在研究了已有的近似加法与近似乘法结构的基础上,设计出一种新型的高速近似乘法器并应用到实际工程中。第一,该近似乘法器通过近似累加部分乘积项来减少资源消耗。第二,采用流水线结构来显着提高系统的数据吞吐率。第三,利用近似乘法器优化DCT/IDCT算法,将其应用于图像的压缩处理,并通过FPGA实现。统计结果表明,与精确乘法器相比,该近似乘法器的总延时减少24%33%,查找表资源节省达12%32%。图像处理的实验结果证明本文所设计的近似乘法器在工程中具有实际应用价值。结合计算机辅助的发展趋势,本文最后研究了近似逻辑综合的产生背景和发展现状,并实现了替换化简法。通过算法指导电路的综合过程,利用计算机辅助工具来自动设计近似电路,以此作为近似算术电路设计的发展方向。
刘媛媛[4]（2016）在《多维DCT/IDCT立体类蝶形算法及其单元式通道结构的研究》文中研究表明通信技术和计算机技术在理论和实际应用研究快速发展,为信号变换研究提供了良好的应用环境。因此,高效的信号处理变换方法成为当前研究的关键和热点。DCT算法以其简单的变换算法、高效的变换效果、最接近最佳变换算法的性能奠定了其在变换领域中的核心位置。DCT算法各种方面的研究虽然日渐成熟,但还存在适应范围的局限性,比如,多数算法只能适应某一种分块尺度的变换,或者某一个维度（多数为一维、二维或三维）,或者算法结构中仅能适用于正变换或反变换。对分块尺度、维度、正反变换均兼容的算法鲜有研究,针对相应兼容算法结构也很少提及。究其原因,需要一种从一维向多维扩展的数学运算方法完成DCT算法高效的多维化运算,与此同时,该运算方法还应该具备算法的规律性以及结构的可行性。本文首先根据基础算法,提出一种以“张量积”数学运算为核心的多维DCT/IDCT算法,从数学运算的角度分析算法过程,推导出一种由蝶形单元、排列单元和乘法器组成的立体类蝶形信号流图的形式,该算法具有不同点数变换方法一致性、多维性、正反变换处理仅涉及输入输出顺序不同的特点。其次,根据DCT算法原理和立体类蝶形形式,将算法以单元形式分解,提出一种仅由延时器、选择器和加法器组成的单元结构,再配以乘法器将该单元结构应用到整体DCT算法中,形成一种由延时器、选择器、加法器和乘法器组成的以单元为单位,且单元间相互级联连接的单元式通道结构。再次,分析不同尺度分块、一维和多维、DCT和IDCT单元式通道结构特点及相互联系,提出一种兼容分块尺度可变、多维变换、正反变换可控的DCT/IDCT立体类蝶形算法兼容性单元式通道结构。然后,针对兼容性单元式通道结构中大量单一使用延时器和选择器,以及不同分块尺度兼容的问题,改进了单元式通道结构中延时器和选择器的使用方法,建立固化模块,提出一种节约器件的单元通道式算法结构。最后,建立多维信号模型,测试本文提出的n-D DCT/IDCT立体类蝶形算法性能;此外,通过算法性能的测试结果,将该算法应用于视频压缩编码的实际中。通过对本文多维DCT/IDCT立体类蝶形算法及其单元式通道结构的研究得出以下结论:（1）以数学“张量积”运算为核心,将一维DCT向多维进行推导,思想简单、直观,容易建立维度之间的联系。（2）立体类蝶形形式是以FFT算法中蝶形流图的形式为灵感,立体蝶形相当于将一维蝶形运算“多维化”的结果,直观地表达了本文中具有大量复杂公式的算法实质。（3）立体类蝶形形式的提出,解决了复杂公式形象化的问题,其根本目的在于对本文提出的DCT算法原理进行结构化研究,延时器、选择器和加法器组成了DCT立体类蝶形算法原理中主要的单元结构,具有一致性,并将单元结构配合乘法器级联连接组成单元式通道结构,该结构直观表达了算法原理。（4）立体类蝶形算法单元式通道结构,实现了兼容分块尺度可变、多维变换、正反变换的特点。针对单元式通道结构中大量一次性使用的器件造成硬件浪费的问题,建立整合模型,通过复用延时器配合选择器使用的方法,以达到提高器件使用效率的目的。实验结果表明,提出的节约器件的单元式通道结构能够达到节约器件的目的,且节约效果在对较大尺度分块信号处理时较为明显。（5）从实际应用的角度出发,通过实验方法对本文提出的n-D DCT/IDCT立体类蝶形算法性能进行测试,结果表明本文提出的算法具有复杂度低、压缩比高、算法耗时短,能量集中效率高的特点,且良好的兼容特性使得算法在实际应用中具有相当的优势,为维度、尺度分块等动态DCT提供算法指导。总之,本文从基础算法推导入手,提出的n-D DCT/IDCT立体类蝶形算法及其由延时器、选择器、加法器、乘法器组成的单元式通道结构,具有兼容多尺度分块结构、兼容正反变换、兼容多维变换的特点。该算法及其结构的提出为DCT算法甚至其他变换方法提供一种新的研究参考方向,为视频压缩编码和其他应用领域中多维变换处理提供了参考方法。
张程程[5]（2017）在《SRAM型FPGA的可重构容错结构研究》文中认为SRAM型FPGA对辐射或电离等工作环境十分敏感,在可靠性要求较高的场合,必须应用容错技术来确保系统的正确运行。冗余是为提高可靠性普遍采用的方法,三模冗余是最常用的硬件冗余技术。但此类静态的容错设计方法代价太高,因此本文提出了基于FPGA动态可重构的容错方法,主要内容如下:（1）根据瞬态错误概率的高低来动态控制系统的冗余程度。在错误率低的时候,系统采用双备份比较,具有较低的面积开销和功耗;在错误率高的时候,系统切换到三模冗余排除单个错误的影响。本文采用基于Proxy Logic和EAPR的设计方法,以ISCAS’85 benchmark电路中的大型代表电路为验证模块,叙述了可重构容错的实现过程,之后重点验证了这种动态的容错设计方法和其它静态容错方法相比,在面积和功耗上的优势。（2）为进一步降低冗余带来的功率消耗,利用低字节出现错误并不影响某些数字系统性能的特点,本文提出一种近似加法器的结构并进行了其性能验证,而后提出了基于近似加法器的可重构容错结构设计。本文以DCT/IDCT变换为例,说明了近似计算的结构和性能,具体实现方法是对图像做DCT变换,然后进行IDCT变换恢复图像,通过恢复图像的质量以及硬件资源开销和功耗的分析,先比较了精确加法器和近似加法器的性能,再验证了所提出的随机近似加法器结构的整体性能较好。在完成仿真验证之后,利用随机近似加法器代替精确加法器,构建几种不同位数的随机近似加法器,采用FPGA的自重构方法,根据系统容错的需求程度动态地调用。
傅齐鸣[6]（2016）在《基于DCT和APBT的JPEG图像编码算法优化》文中指出基于离散余弦变换（Discrete Cosine Transform, DCT）的JPEG标准是非常受欢迎的静态图像压缩标准,这促进了JPEG格式图片的广泛应用,比如互联网和数码摄像机。JPEG编码系统的流行激发了学者对JPEG优化方案的研究,同时这些优化方案也遵守JPEG语义规范。然而,这些JPEG优化算法也都存在或多或少的局限,JPEG的编码性能仍然有较大的提升空间。传统的基于DCT的JPEG算法（DCT-JPEG）是一种分块图像编码算法,它存在在低码率下重建图像块效应严重、量化表复杂等问题。基于全相位双正交变换（All Phase Biorthogonal Transform, APBT）的JPEG编码算法（APBT-JPEG）很好地解决了这一问题。然而,由于APBT-JPEG尚缺乏快速APBT算法,导致APBT运算量较大,不能满足人们对实时图像处理的要求。为进一步提高JPEG压缩性能,本论文在对DCT-JPEG和APBT-JPEG编码算法进行比较研究的基础上,提议两种JPEG图像编码算法优化方案,即：基于加窗全相位双正交变换（Windowed All Phase Biorthogonal Transform, WAPBT）的JPEG编码算法和用于DCT-JPEG 的去块效应量化表。论文主要创新点如下：（1）研究了加窗全相位数字滤波器（Windowed All Phase Digital Filter, WAPDF）的设计理论,在借鉴APBT推导过程的基础上,提出WAPBT且推导出其矩阵的一般形式,并进一步研究了WAPBT的性质。由于APBT是WAPBT在窗序列为矩形窗时的一个特例,因此,参照APBT-JPEG的良好性能,为进一步提高JPEG算法重建图像的质量,提议基于WAPBT的JPEG图像编码算法（WAPBT-JPEG）。设计相关算法流程,使用现有的最优化算法寻找适用于JPEG编码系统的WAPBT优化窗序列,从而实现WAPBT在JPEG编码系统中的应用。（2）系统梳理了APBT的推导过程,在深入分析APBT的基础上,得到了APBT与传统DCT之间的数学关系。然后,进一步分析研究JPEG的变换和量化过程,总结出APBT-JPEG与传统DCT-JPEG之间的联系,即通过使用一种新的类量化表,DCT-JPEG可完全取得和APBT-JPEG相同的压缩性能,该联系在仿真实验中得到验证。基于APBT-JPEG与DCT-JPEG之间的联系,提取出一种新型去块效应量化表,将其取代JPEG标准推荐的量化表,用于DCT-JPEG中可取得与APBT-JPEG几乎相同的压缩编码性能,重建图像块效应明显减弱。因为本论文提议的这些方案在优化JPEG编解码器的同时对现有编码框架并不作实质修改,因此它们不仅能进一步减小JPEG压缩图像的大小,而且很容易被推广应用,比如用在无线通信等场合。
李康顺,韦蕴珊,张文生[7]（2014）在《小生境演化算法下的WDCT图像压缩方法》文中研究说明针对传统WDCT图像压缩编码算法频率卷曲参数的难选取问题,提出了小生境演化算法下的WDCT图像压缩方法（NEAWDCT）.利用小生境演化算法全局寻优的特点,与WDCT图像压缩编码方法相结合,达到自适应选取最优频率卷曲参数的目的.针对频率卷曲参数特征,设计染色体编码方式及演化算子,以加快收敛速度.由于图像能量多集中于低频部分,选择特定范围内的数值初始化种群,不仅能加快算法收敛速度,还保留了种群的多样性.实验结果表明,利用新的NEAWDCT算法生成的WDCT矩阵能有效提高峰值信噪比.
黄海[8]（2014）在《基于CORDIC的离散三角变换快速算法及其实现研究》文中指出离散三角变换（Discrete Trigonometic Transform, DTT）在信息处理，尤其是视频、图像处理领域具有非常重要的地位和应用，其快速算法及硬件实现一直是信息处理领域的研究热点。新视频压缩标准H.265/HEVC发布后，传统的典型点数DTT已不能满足实际应用要求，大点数（尤其是2n点）、可变点数的快速算法将成为该领域的研究热点。在视频、图像处理领域，精确计算DTT的硬件实现方式已基本成熟，采用近似计算成为提高其计算速度的另一有效途径。随着使用者对图像品质、处理速度要求不断提高，采用一种编码方式已不能满足应用要求。视频、图像压缩编码正向多正交变换混合编码方向发展，设计出能实现多种正交变换且性能优良的通用架构（Unified architecture）是亟待解决的问题。本文针对以上研究热点问题，对大点数（2n点）DTT的快速算法及其基于改进型非重叠CORDIC的硬件实现以及离散正交变换的通用架构展开研究，主要研究工作包括：1、研究了以CORDIC作为变换核函数的任意2n点DTT快速算法。首先，通过奇偶分解推导出了以CORDIC作为变换核函数的任意2n点DCT-II和DST-II的快速算法，并给出了规律一致的信号流图；然后，根据正交变换的对偶原理得到了DCT-III和DST-III的快速算法及其信号流图，从而提出了一种新型的基于CORDIC的基-2DTT快速算法。与现有算法比较，该算法在硬件复杂度、可扩展性、流水线设计、模块化设计等性能指标上优于同类算法，且具有以下突出特点：适用于任意2n点的DTT；既有较低的算法复杂度又易于VLSI硬件实现；算法中CORDIC的旋转角度为等差数列；具有规则的蝶形运算结构和统一的缩放因子，易于实现流水线设计；支持原位运算等。2、研究了基于非重叠CORDIC处理单元的DTT硬件实现方法。首先，针对传统非重叠CORDIC算法中迭代次数与计算精度相互制约的问题，提出了一种改进型非重叠CORDIC（MCORDIC），以牺牲极少精度为代价将迭代次数减少了50%；然后，根据所提出的算法中CORDIC的旋转角度为等差数列这一特点，采用复用设计和模块化设计思想，大幅度减少了计算DTT所需的CORDIC运算单元的数量和类型，理论上任意2n点的DTT仅需要一种类型CORDIC；在此基础上提出了一种新型DTT脉动阵列设计方法，基于该方法设计的脉动阵列在电路延迟、吞吐率、流水线操作及硬件复杂度等性能指标上优于其他类似架构，并解决了由于存在不同类型的基本运算单元（PE）而导致的计算时序不同步以及PE中存在多种算术运算等问题。3、以所提出的快速算法为研究基础，对四种类型DTT之间的内在关系进行了探讨。利用相同点数的DTT具有相同的CORDIC运算单元这一特点，通过控制信号流向来实现不同类型DTT的计算，从而提出了一种基于CORDIC的DTT通用架构设计方法。所提出的方法适用于任意2n点DTT，可实现四种DTT的任意组合的通用架构，并且具有以下优点：具有统一的变换核函数，控制电路简单，硬件复用率高。利用该方法设计了具有代表性的几种通用架构，所设计的架构在硬件复杂度、控制复杂度、吞吐率、可扩展性、模块化程度、流水线设计等性能指标上优于现有通用架构。此外，还给出了DWHT/DCT-II和Haar-DWT/DCT-II通用架构的设计方法。4、在Haar-DWT/DCT-II通用架构的基础上，研究了基于图像内容的压缩编码硬件实现架构。该架构以图像的JND值为判断依据有选择的进行图像压缩编码。为解决JND计算复杂度高、难于硬件实现的问题，提出了一种基于Haar-DWT的近似计算JND算法，该算法虽然只得到JND的近似解，却大幅度降低了计算复杂度。设计了可实现两种工作模式（近似计算或非近似计算）的可重构DCT-II架构。研究了基于图像内容压缩编码的控制方案、工作模式选取的参考位置和JND阈值的选取方法。实验结果表明该压缩编码架构切实可行。所设计的压缩编码硬件实现架构中没有复杂的算术运算，计算复杂度非常低，因此非常易于VLSI硬件实现。本文提出了一种新型的以CORDIC作为变换核函数的DTT快速算法，为研究DTT快速算法提供了新的研究思路和方法。研究的近似计算DTT的VLSI实现方式及其通用架构可以满足视频、图像压缩领域目前的需求，并符合未来该领域的发展方向。正如FFT的提出使得DFT在实际应用中得到飞跃性的发展，具有类似FFT特点的DTT快速算法也将使得DTT得到更广泛的应用。论文所研究内容既具有理论研究的前瞻性又具有现实的应用价值。
胡曦月[9]（2014）在《基于FPGA的视频压缩算法的硬件化研究》文中研究指明随着多媒体技术的迅速发展及其应用领域的不断拓广，视频压缩编码技术的重要性不断凸显，对视频压缩编码算法及其标准的研究具有极其重要的意义。同时，随着现场可编程门阵列FPGA（Field Programmable Gate Array）技术以及软硬件协同设计新方法的不断发展,高数据量和高计算密集型视频压缩算法的硬件化设计方法凸显出重要的研究价值。本文研究在软硬件协同设计系统中视频压缩算法的硬件化设计与实现。论文首先介绍视频压缩编码理论及其标准，分析在软硬件协同方法设计的FPGA视频压缩系统中硬件模块的结构及功能。接着对基于FPGA的视频处理应用设计方法进行了细致分析，着重研究视频图像压缩算法的并行化设计方法。在此基础上，以MPEG-4视频编码标准为基准深入研究视频图像纹理编码的相关算法。最后，论文根据MPEG-4视频压缩编码标准相关规定，对视频纹理编码过程中的变换、量化、扫描和熵编码算法模块进行了并行优化。同时，在DE2多媒体开发平台上对其进行了硬件化设计与实现。经过软硬件仿真测试验证，本文设计的硬件化模块达到设计要求，对软硬件协同设计技术的后续研究奠定了基础。
张博[10]（2013）在《视频编码应用的U-SoC片内云架构研究》文中进行了进一步梳理自从第一块集成电路发明以来,半导体产品特征一直遵循着“专用”和“通用”交替发展,每10年波动一次。目前正处在以SoC为特征的专用阶段,然而随着单芯片集成度的增加,以总线为特征的专用SoC系统难以解决有限的地址空间以及单一时钟同步带来的功耗问题。我国学者徐居衍院士预测在某一特定领域通用的用户可重构系统芯片（U-SoC）将成为下一代通用半导体产品特征,U-SoC将作为毛坯芯片,由用户通过软件编程重构硬件,实现特定应用功能。可重构SoC已成为国内外学术界研究的热点,开展可重构系统研究对于加速我国微电子产业的发展具有重要意义。本文将云计算并行处理与资源虚拟特征引入到U-SoC架构设计中,提出“需求+语义+服务”的三层SOA片内云架构。将软件领域构件的概念原子化,实现为粗粒度指令集,电路中的基本功能模块被封装成消息连接的原子构件,通过片内只写总线互联原子构件,建立片内云基本框架。研究片内云架构下“毛坯芯片”的问题求解模型、应用层语言LL7（Language Level7）及片内总线互联机制。问题求解模型包括建模平台和流程设计平台,是毛坯芯片的应用开发环境；定义应用层语言LL7,包括领域指令集（LL7-PS）和应用流程引擎（LL7-PI）,将应用场景描述为语义流程,加载到引擎中执行；片内云架构通过片内只写总线及其互联机制实现,包括资源相关访问协议（应用层）,统一构件访问协议（网络层）和统一节点接口访问协议（链路层）。LL7和片内云架构均用构件化的IP核实现,部署在芯片内加粗指令粒度,提高并行处理能力,使毛坯芯片在语法元素和语义流程两个维度上均可由用户编程重构,实现一种从算法直接生成集成电路芯片的设计方法。为了建立AVS编码应用研究环境,设计并实现了一种实时视频处理系统。该系统可接收标准或非标准视频输入信号,具有自动聚焦、去隔行、格式转换、帧率提升、图像放大、图像滤波等必要的图像处理功能。提出一种改进的灰度差分自动聚焦算法,采用爬山搜索策略,驱动聚焦电机,以得到当前图像最大聚焦评价函数值,实现自动聚焦；采用场间差值算法,实现去隔行；设计一种双端口DDR2 SDRAM控制器,可满足两个端口对DDR2存储器的同时访问,提高使用效率,应用该控制器实现帧率提升,最高帧率可达75Hz；采用特定比例因子图像放大算法,实现视频图像的实时放大,输出分辨率可放大到1280×768；采用分段线性变换,增强图像对比度；采用中值滤波算法,实现视频图像的实时滤波。视频处理器各模块全部采用VHDL描述,在Xilinx FPGA开发平台上验证。研究并用传统方法实现和验证了AVS视频编码标准。利用FPGA的并行处理能力,采用VHDL硬件描述语言,完成帧内预测、帧间预测、残差、整数DCT变换、量化、熵编码、反量化、IDCT反变换、重构、环路滤波等模块的硬件实现,在Xilinx XUP V5-LX110T FPGA平台上实时实现状态机工作模式下D1分辨率AVS编码器。最后,将这些电路连接的模块封装成消息连接的原子构件。基于AVS编码算法原子构件集合,设计了领域通用的U-SoC毛坯芯片。采用U-SoC片内云架构以及基于该架构的集成电路设计方法设计了自主AVS编码器。对AVS编码器功能进行分析,建立三层SOA模型,通过需求层分析,得到系统用例、用例场景和原子构件集合。语义层定义AVS编码器应用层语言AVS-LL7,得到AVS编码器的语义流程集合。服务层实现AVS原子构件集合,定义构件数据帧格式。AVS-LL7描述的语义流程加载到定序器引擎流程队列中,由引擎自动部署、调用原子构件,实现AVS片内云架构。
二、一种新型2-DCT/IDCT结构的设计与实现（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、一种新型2-DCT/IDCT结构的设计与实现（论文提纲范文）
（1）X-DSP中H.264编码器加速模块的设计与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 概述 |
| 1.1.1 视频压缩必要性 |
| 1.1.2 视频编码标准 |
| 1.1.3 视频编码标准发展 |
| 1.2 国内外研究现状 |
| 1.3 本文主要工作 |
| 1.4 本文章节安排 |
| 第二章 H.264视频编码算法研究 |
| 2.1 编码算法分析 |
| 2.2 计算复杂度分析 |
| 2.3 帧内预测算法 |
| 2.3.1 4×4亮度块预测模式 |
| 2.3.2 16×16亮度块预测模式 |
| 2.3.3 模式选择 |
| 2.4 帧间预测算法 |
| 2.4.1 可变尺寸块运动补偿 |
| 2.4.2 运动估计 |
| 2.5 变换量化算法 |
| 2.5.1 变换 |
| 2.5.2 量化 |
| 2.6 熵编码算法 |
| 2.6.1 Exp_Golumb编码 |
| 2.6.2 CAVLC编码 |
| 2.6.3 CABAC编码 |
| 2.7 去块滤波算法 |
| 2.7.1 滤波顺序 |
| 2.7.2 滤波过程 |
| 2.8 本章小结 |
| 第三章 H.264 编码器设计 |
| 3.1 编码器微体系结构设计 |
| 3.1.1 模块间数据流设计 |
| 3.1.2 模块间数据复用设计 |
| 3.1.3 模块间数据交换设计 |
| 3.1.4 模块间控制机制设计 |
| 3.2 帧内预测模块 |
| 3.2.1 存储资源配置 |
| 3.2.2 数据分配 |
| 3.2.3 4×4亮度块预测值产生 |
| 3.3 帧间预测模块 |
| 3.3.1 存储资源配置 |
| 3.3.2 整像素运动估计 |
| 3.3.3 分像素运动估计 |
| 3.4 变换量化模块 |
| 3.4.1 变换量化模块结构设计 |
| 3.4.2 DCT与 IDCT变换模块 |
| 3.4.3 量化与反量化模块 |
| 3.5 CAVLC模块 |
| 3.5.1 编码参数统计 |
| 3.5.2 编码单元 |
| 3.6 CABAC模块 |
| 3.6.1 FSM |
| 3.6.2 宏块上下文管理 |
| 3.6.3 二值化 |
| 3.6.4 二进制算术编码 |
| 3.7 去块滤波模块 |
| 3.7.1 滤波模块结构设计 |
| 3.7.2 滤波顺序 |
| 3.7.3 滤波控制 |
| 3.7.4 缓存单元 |
| 3.7.5 滤波参数计算 |
| 3.7.6 转置单元 |
| 3.8 本章小结 |
| 第四章 H.264 编码器设计的验证和综合 |
| 4.1 仿真结果 |
| 4.1.1 编码器总体仿真结果 |
| 4.1.2 各模块仿真结果 |
| 4.2 综合结果 |
| 4.3 性能测试 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（2）基于近似DCT变换的数字图像水印加速器的设计和实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 研究背景和意义 |
| 1.2 研究现状与发展趋势 |
| 1.2.1 数字水印技术研究现状 |
| 1.2.2 FPGA现状与发展趋势 |
| 1.3 论文工作和组织结构 |
| 第2章 相关背景技术介绍 |
| 2.1 数字图像水印技术 |
| 2.1.1 数字图像水印的分类 |
| 2.1.2 数字图像水印的特征 |
| 2.1.3 数字图像水印的基本框架 |
| 2.1.4 数字图像水印算法的性能评价 |
| 2.2 离散余弦变换 |
| 2.2.1 一维离散余弦变换 |
| 2.2.2 二维离散余弦变换 |
| 2.2.3 二维离散余弦变换分块算法 |
| 2.2.4 近似离散余弦变换 |
| 2.3 本章小结 |
| 第3章 数字图像非盲水印算法及Matlab仿真 |
| 3.1 基于近似DCT变换的数字图像非盲水印嵌入算法 |
| 3.1.1 数字水印的置乱处理 |
| 3.1.2 近似DCT/IDCT变换 |
| 3.1.3 非盲数字水印嵌入/提取 |
| 3.1.4 非盲数字水印加密/解密步骤 |
| 3.2 非盲水印算法Matlab仿真 |
| 3.2.1 置乱数字水印仿真 |
| 3.2.2 近似DCT变换仿真 |
| 3.2.3 非盲数字水印嵌入及IDCT变换仿真 |
| 3.2.4 非盲数字水印解密仿真 |
| 3.2.5 非盲水印嵌入的图像质量评估 |
| 3.2.6 非盲数字水印的鲁棒性评估 |
| 3.3 本章小结 |
| 第4章 数字图像盲水印算法及Matlab仿真 |
| 4.1 基于近似DCT变换的数字图像盲水印嵌入算法 |
| 4.1.1 基于奇偶量化的盲水印嵌入/提取算法 |
| 4.1.2 盲数字水印加密/解密步骤 |
| 4.2 盲水印算法Matlab仿真 |
| 4.2.1 盲水印算法仿真及步长选取 |
| 4.2.2 盲数字水印解密仿真 |
| 4.2.3 盲水印嵌入的图像质量 |
| 4.2.4 盲数字水印的鲁棒性评估 |
| 4.3 本章小结 |
| 第5章 数字图像水印加速器的设计与FPGA实现 |
| 5.1 数字图像水印加速器的基本架构 |
| 5.1.1 输入数据缓存模块的结构 |
| 5.1.2 近似DCT/IDCT变换模块的结构 |
| 5.1.3 数字水印嵌入模块的结构 |
| 5.1.4 输出数据缓存模块的结构 |
| 5.2 数字图像水印加速器的FPGA实现 |
| 5.2.1 功能仿真 |
| 5.2.2 板级验证 |
| 5.2.3 结果分析 |
| 5.2.4 对比分析 |
| 5.3 本章小结 |
| 第6章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 硕士期间参与的项目与取得的成果 |
| 参考文献 |
（3）近似算术电路设计与近似逻辑综合方法研究（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 课题背景与研究意义 |
| 1.2 研究现状与发展趋势 |
| 1.3 本文的主要工作 |
| 1.4 本文的结构安排 |
| 2 近似算术电路设计 |
| 2.1 近似加法器介绍 |
| 2.1.1 精确加法器 |
| 2.1.2 近似加法器 |
| 2.1.3 近似全加器设计 |
| 2.2 近似乘法器介绍 |
| 2.2.1 乘法实现原理 |
| 2.2.2 近似乘法器 |
| 2.3 高速近似乘法器设计 |
| 2.3.1 基于AFA的近似加法器设计 |
| 2.3.2 流水线结构 |
| 2.3.3 性能评估 |
| 2.4 本章小结 |
| 3 近似算术电路应用 |
| 3.1 图像压缩技术 |
| 3.2 DCT算法介绍 |
| 3.2.1 一维DCT |
| 3.2.2 二维DCT |
| 3.3 DCT逻辑设计 |
| 3.4 基于FPGA的图像压缩变换 |
| 3.4.1 FPGA简介 |
| 3.4.2 实现流程 |
| 3.4.3 实验结果与分析 |
| 3.5 本章小结 |
| 4 近似逻辑综合方法研究 |
| 4.1 近似逻辑综合 |
| 4.1.1 引言 |
| 4.1.2 近似逻辑综合方法 |
| 4.2 替换化简法 |
| 4.2.1 基本概念 |
| 4.2.2 算法原理 |
| 4.3 实验方法与结果分析 |
| 4.3.1 实验方法 |
| 4.3.2 结果分析 |
| 4.4 本章小结 |
| 5 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 致谢 |
| 参考文献 |
| 附录 |
（4）多维DCT/IDCT立体类蝶形算法及其单元式通道结构的研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题研究的目的及意义 |
| 1.2 DCT算法研究现状 |
| 1.2.1 DCT算法原理的研究 |
| 1.2.2 DCT算法集成性的研究 |
| 1.2.3 多维DCT算法的研究 |
| 1.2.4 通道式算法结构的研究 |
| 1.3 视频压缩编码技术 |
| 1.3.1 视频压缩目标及依据 |
| 1.3.2 视频压缩变换编码 |
| 1.3.3 多视角视频压缩编码 |
| 1.4 视频压缩性能评价标准 |
| 1.4.1 主观评价 |
| 1.4.2 客观评价 |
| 1.5 目前存在的问题及解决方案 |
| 1.6 论文各部分主要内容及构架 |
| 1.6.1 主要内容 |
| 1.6.2 本文构架 |
| 第2章 算法原理 |
| 2.1 基础算法 |
| 2.1.1 张量积 |
| 2.1.2 矩阵直和 |
| 2.1.3 信号排列 |
| 2.1.4 算法矩阵 |
| 2.2 定理、定义及推论 |
| 2.3 DCT算法原理 |
| 2.3.1 DCT-II算法原理 |
| 2.3.2 DST-IV算法原理 |
| 2.3.3 DCT-IV算法原理 |
| 2.4 2-D DCT算法原理 |
| 2.5 n-D DCT算法原理 |
| 2.6 本章小结 |
| 第3章 DCT/IDCT立体类蝶形形式 |
| 3.1 基本类蝶形形式 |
| 3.1.1 蝶形运算 |
| 3.1.2 排列运算 |
| 3.1.3 乘法运算 |
| 3.2 DCT类蝶形形式 |
| 3.2.1 DCT-II类蝶形形式 |
| 3.2.2 DCT-IV类蝶形形式 |
| 3.3 n-D DCT立体类蝶形形式 |
| 3.3.1 n-D DCT蝶形运算 |
| 3.3.2 n-D DCT排列运算 |
| 3.3.3 n-D DCT乘法运算 |
| 3.4 IDCT类蝶形形式 |
| 3.4.1 IDCT蝶形运算 |
| 3.4.2 IDCT排列运算 |
| 3.4.3 IDCT乘法运算 |
| 3.5 其他IDCT类蝶形形式 |
| 3.5.1 IDCT-II类蝶形形式 |
| 3.5.2 IDCT-IV类蝶形形式 |
| 3.5.3 n-D IDCT立体类蝶形形式 |
| 3.6 本章小结 |
| 第4章 单元式通道结构 |
| 4.1 基本结构单元 |
| 4.1.1 蝶形单元 |
| 4.1.2 乘法单元 |
| 4.1.3 排列单元 |
| 4.2 1-D DCT/IDCT单元式通道结构 |
| 4.2.1 1-D DCT单元式通道结构 |
| 4.2.2 1-D IDCT单元式通道结构 |
| 4.2.3 1-D DCT/IDCT兼容性单元式通道结构 |
| 4.3 n-D DCT/IDCT单元式通道结构 |
| 4.3.1 n-D DCT单元式通道结构 |
| 4.3.2 n-D IDCT单元式通道结构 |
| 4.3.3 n-D DCT/IDCT兼容性单元式通道结构 |
| 4.4 算法复杂度分析 |
| 4.4.1 硬件复杂度分析 |
| 4.4.2 计算复杂度分析 |
| 4.5 计算复杂度比较 |
| 4.5.1 比较算法 |
| 4.5.2 比较结果 |
| 4.6 本章小结 |
| 第5章 节约器件的DCT/IDCT立体类蝶形算法单元式通道结构 |
| 5.1 多延时器整合模型 |
| 5.1.1 延时器数量分析 |
| 5.1.2 多延时器基本模型 |
| 5.1.3 多延时器扩展模型 |
| 5.1.4 多延时器嵌套模型 |
| 5.2 延时器组模型 |
| 5.2.1 延时器组 |
| 5.2.2 含延时器组的结构单元 |
| 5.3 节约延时器n-D DCT/IDCT单元式通道算法结构 |
| 5.4 实验及结果分析 |
| 5.4.1 单元器件对比 |
| 5.4.2 DCT/IDCT立体类蝶形算法结构器件使用对比 |
| 5.4.3 视频信号变换处理中器件使用对比 |
| 5.5 本章小结 |
| 第6章 n-D DCT/IDCT立体类蝶形算法性能测试及其视频压缩编码应用 |
| 6.1 多维视频信号模型的建立 |
| 6.1.1 多维视频信号分块模型 |
| 6.1.2 多视角视频信号分块模型 |
| 6.2 性能指标 |
| 6.2.1 压缩性能 |
| 6.2.2 变换性能 |
| 6.3 视频信号压缩 |
| 6.3.1 多维视频信号压缩 |
| 6.3.2 多视角视频信号压缩 |
| 6.3.3 算法性能测试结果 |
| 6.4 视频压缩编码应用 |
| 6.4.1 特点分析 |
| 6.4.2 测试序列选择 |
| 6.4.3 系统组成 |
| 6.4.4 视频压缩编码实验 |
| 6.4.5 实验结果分析 |
| 6.5 本章小结 |
| 第7章 结论与展望 |
| 7.1 主要成果与结论 |
| 7.1.1 主要成果 |
| 7.1.2 结论 |
| 7.2 创新点 |
| 7.3 未来工作展望 |
| 参考文献 |
| 附录 |
| 学习期间取得的成果 |
| 致谢 |
（5）SRAM型FPGA的可重构容错结构研究（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 课题背景及研究意义 |
| 1.2 可重构技术的发展 |
| 1.3 容错结构的研究现状 |
| 1.3.1 设计减缓技术 |
| 1.3.2 可重配置技术 |
| 1.3.3 可进化硬件容错 |
| 1.4 主要内容和结构安排 |
| 2 动态部分可重构设计基础 |
| 2.1 FPGA介绍 |
| 2.1.1 工作原理 |
| 2.1.2 芯片结构 |
| 2.1.3 编程工艺 |
| 2.1.4 设计流程 |
| 2.2 动态部分可重构技术 |
| 2.3 动态部分可重构技术的设计流程 |
| 2.4 本章小结 |
| 3 DWC/TMR可重构容错系统设计 |
| 3.1 容错技术概述 |
| 3.1.1 双备份比较 |
| 3.1.2 三模冗余 |
| 3.1.3 混合冗余 |
| 3.2 混合容错结构 |
| 3.3 DWC/TMR可重构容错系统设计方案 |
| 3.3.1 方案分析 |
| 3.3.2 可靠性分析 |
| 3.3.3 软硬件平台 |
| 3.4 DWC/TMR可重构容错系统的设计流程 |
| 3.4.1 设计输入 |
| 3.4.2 综合优化 |
| 3.4.3 通信机制 |
| 3.4.4 PlanAhead重构实现 |
| 3.5 系统仿真及结果分析 |
| 3.5.1 系统仿真 |
| 3.5.2 硬件资源开销分析 |
| 3.5.3 功耗分析 |
| 3.5.4 结果比较及分析 |
| 3.6 本章小结 |
| 4 基于近似加法器的自重构容错系统设计 |
| 4.1 常规精确加法器 |
| 4.2 近似加法器 |
| 4.3 基于近似加法器的DCT/IDCT的MATLAB仿真 |
| 4.3.1 MATLAB及其相关函数介绍 |
| 4.3.2 DCT/IDCT变换原理 |
| 4.3.3 MATLAB仿真 |
| 4.3.4 仿真结果比较及分析 |
| 4.4 基于近似加法器的DCT/IDCT的FPGA设计 |
| 4.4.1 基于近似加法器的DCT变换 |
| 4.4.2 量化与逆量化 |
| 4.4.3 基于近似加法器的IDCT变换 |
| 4.4.4 Modelsim仿真 |
| 4.4.5 近似加法器的性能分析 |
| 4.5 基于近似加法器的自重构容错系统的设计与实现 |
| 4.5.1 自重构容错系统设计思想 |
| 4.5.2 动态自重构技术 |
| 4.5.3 自重构容错系统设计流程 |
| 4.6 本章小结 |
| 5 总结与展望 |
| 致谢 |
| 参考文献 |
| 附录A |
| 附录B |
（6）基于DCT和APBT的JPEG图像编码算法优化（论文提纲范文）
| 中文摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 论文主要工作和组织结构 |
| 第2章 基于DCT和APBT的JPEG图像编码算法 |
| 2.1 JPEG图像编码算法 |
| 2.1.1 离散余弦变换(DCT) |
| 2.1.2 基于DCT的JPEG图像编码算法 |
| 2.2 基于全相位双正交变换的JPEG图像编码算法 |
| 2.2.1 全相位双正交变换(APBT) |
| 2.2.2 基于APBT的JPEG图像编码算法 |
| 2.3 图像质量评价准则 |
| 2.3.1 传统的图像质量评价准则 |
| 2.3.2 新兴的图像质量评价准则 |
| 2.4 本章小结 |
| 第3章 加窗全相位双正交变换及其在JPEG图像编码中的应用 |
| 3.1 加窗全相位双正交变换(WAPBT) |
| 3.1.1 加窗全相位双正交变换的推导 |
| 3.1.2 加窗全相位双正交变换的性质 |
| 3.1.3 加窗全相位双正交变换的意义与不足 |
| 3.2 加窗全相位双正交变换在JPEG图像编码中的应用 |
| 3.2.1 基于WAPBT的JPEG图像编码算法 |
| 3.2.2 获取适用于JPEG的WAPBT优化窗 |
| 3.3 WAPBT-JPEG与DCT-JPEG和APBT-JPEG的性能比较 |
| 3.3.1 重建图像的客观质量比较 |
| 3.3.2 重建图像的主观质量比较 |
| 3.4 本章小结 |
| 第4章 去块效应量化表及其在JPEG图像编码中的应用 |
| 4.1 DCT-JPEG与APBT-JPEG的关系 |
| 4.1.1 APBT的推导过程 |
| 4.1.2 DCT-JPEG与APBT-JPEG关系的推导 |
| 4.1.3 仿真实验验证 |
| 4.2 去块效应量化表 |
| 4.2.1 去块效应量化表的提取 |
| 4.2.2 去块效应量化表的意义与展望 |
| 4.3 与其他JPEG优化量化表的性能比较 |
| 4.3.1 重建图像的客观质量比较 |
| 4.3.2 重建图像的主观质量比较 |
| 4.4 本章小结 |
| 第5章 总结与展望 |
| 附录 |
| 参考文献 |
| 致谢 |
| 攻读学位期间发表的学术论文和参加科研情况 |
| 学位论文评阅及答辩情况表 |
（8）基于CORDIC的离散三角变换快速算法及其实现研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 课题背景及研究意义 |
| 1.2 离散三角变换国内外研究现状 |
| 1.2.1 离散三角变换快速算法 |
| 1.2.2 离散三角变换VLSI实现 |
| 1.2.3 离散正交变换通用架构 |
| 1.2.4 基于正交变换的图像压缩编码 |
| 1.3 论文的主要研究内容 |
| 1.4 论文结构 |
| 第2章 基于的CORDIC离散三角变换快速算法研究 |
| 2.1 引言 |
| 2.2 基于CORDIC的基-2 DCT-II快速算法研究 |
| 2.2.1 基-2 DCT-II快速算法推导 |
| 2.2.2 基-2 DCT-II快速算法的信号流图 |
| 2.2.3 基-2 DCT-II快速算法性能分析 |
| 2.3 基于CORDIC的基-2 DST-II快速算法研究 |
| 2.3.1 基-2 DST-II快速算法推导 |
| 2.3.2 基-2 DST-II快速算法的信号流图 |
| 2.3.3 基-2 DST-II快速算法性能分析 |
| 2.4 基于CORDIC基-2 DCT-III/DST-III快速算法研究 |
| 2.4.1 对偶原理推导DCT-III/DST-III快速算法 |
| 2.4.2 DCT-III/DST-III快速算法验证 |
| 2.5 本章小结 |
| 第3章 离散三角变换快速算法VLSI实现研究 |
| 3.1 引言 |
| 3.2 改进型非重叠CORDIC（MCORDIC）设计及验证 |
| 3.2.1 MCORDIC算法推导 |
| 3.2.2 MCORDIC算法验证 |
| 3.2.3 基于CSA的高速MCORDIC设计 |
| 3.3 基于MCORDIC的离散三角变换VLSI实现 |
| 3.3.1 MCORDIC模块化及复用设计 |
| 3.3.2 基于MCORDIC的DCT-II算法验证 |
| 3.3.3 基于MCORDIC的高性能DCT-II脉动阵列设计与实现 |
| 3.4 基于MCORDIC的2-D DCT-II/DCT-III设计 |
| 3.4.1 基于行列分解法的2-D DCT-II/DCT-III架构 |
| 3.4.2 高硬件使用率的8×82-D DCT-II/DCT-III设计 |
| 3.5 本章小结 |
| 第4章 离散正交变换通用架构设计 |
| 4.1 引言 |
| 4.2 DCT-II/DCT-III通用架构设计 |
| 4.3 DCT-II/DST-II通用架构设计 |
| 4.3.1 DCT-II/DST-II通用架构算法推导 |
| 4.3.2 8点DCT-II/DST-II通用架构设计与实现 |
| 4.4 DCT-II/DST-II/DCT-III/DST-III通用架构设计 |
| 4.4.1 8点DTT通用架构蝶形运算设计 |
| 4.4.2 8点DTT通用架构MCORDIC阵列设计 |
| 4.4.3 8点DTT通用架构性能分析及VLSI实现 |
| 4.5 离散三角变换与其他正交变换通用架构设计 |
| 4.5.1 DWHT/DCT-II变换通用架构设计 |
| 4.5.2 Haar-DWT/DCT-II通用架构设计 |
| 4.6 本章小结 |
| 第5章 基于图像内容的压缩编码硬件实现架构研究 |
| 5.1 引言 |
| 5.2 基于图像内容的压缩编码硬件实现架构设计 |
| 5.3 基于HAAR-DWT近似计算JND的算法 |
| 5.3.1 传统JND算法 |
| 5.3.2 基于Haar-DWT的近似计算JND的算法推导 |
| 5.3.3 近似计算JND的进一步简化 |
| 5.4 实现两种工作模式的可重构DCT-II设计 |
| 5.5 控制方案选取 |
| 5.5.1 选取判断工作模式的参考位置 |
| 5.5.2 两种工作模式切换的JND阈值确定 |
| 5.6 压缩编码架构验证 |
| 5.7 本章小结 |
| 结论 |
| 参考文献 |
| 攻读博士学位期间发表的论文及其它成果 |
| 致谢 |
| 个人简历 |
（9）基于FPGA的视频压缩算法的硬件化研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 论文研究背景 |
| 1.2 国内外研究现状 |
| 1.3 本文主要研究内容 |
| 1.4 本文组织结构 |
| 第二章 视频压缩编码研究 |
| 2.1 数字视频压缩编码原理 |
| 2.1.1 视频信号中的冗余 |
| 2.1.2 视频压缩编码系统 |
| 2.2 数字视频压缩编码标准研究 |
| 2.2.1 MPEG-x 系列视频压缩标准 |
| 2.2.2 H.26x 系列视频压缩标准 |
| 2.2.3 新一代视频压缩标准（HEVC） |
| 2.3 本章小结 |
| 第三章 基于 FPGA 的视频压缩系统设计 |
| 3.1 基于 FPGA 的 MPEG-4 视频编码系统 |
| 3.2 视频处理的 FPGA 设计方法 |
| 3.2.1 FPGA 设计方法 |
| 3.2.2 FPGA 的视频处理应用分析 |
| 3.3 视频压缩算法的并行化设计方法 |
| 3.3.1 时间并行 |
| 3.3.2 空间并行 |
| 3.3.3 逻辑并行 |
| 3.4 MPEG-4 视频纹理编码硬件化框架设计 |
| 3.4.1 MPEG-4 视频编码框架 |
| 3.4.2 纹理编码部分设计 |
| 3.5 本章小结 |
| 第四章 视频纹理编码算法的硬件化实现 |
| 4.1 标准数据流程及语义分析 |
| 4.2 DCT 与 IDCT |
| 4.2.1 一维 DCT 变换 |
| 4.2.2 修改的 Loeffler 算法 |
| 4.2.3 二维 DCT 变换 |
| 4.3 量化与反量化 |
| 4.3.1 量化计算 |
| 4.3.2 量化幅值饱和 |
| 4.3.3 失配控制 |
| 4.4 扫描 |
| 4.5 熵编码 |
| 4.6 本章小结 |
| 第五章 仿真验证与分析 |
| 5.1 DE2 多媒体平台及其开发工具 |
| 5.1.1 DE2 多媒体平台 |
| 5.1.2 开发环境 |
| 5.2 算法仿真验证与分析 |
| 5.2.1 DCT/IDCT |
| 5.2.2 量化 |
| 5.2.3 Zigzag 扫描与熵编码 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 本文所作工作 |
| 6.2 研究展望 |
| 致谢 |
| 参考文献 |
（10）视频编码应用的U-SoC片内云架构研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 半导体产品特征循环 |
| 1.2 SoC发展现状及前景 |
| 1.3 SOA架构 |
| 1.4 AVS编码标准概述 |
| 1.5 视频图像实时处理研究 |
| 1.6 论文主要研究内容及创新点 |
| 1.7 论文组织安排 |
| 第二章 U-SoC片内云架构及设计方法 |
| 2.1 SOA三层架构 |
| 2.1.1 通用CPU架构 |
| 2.1.2 SOA架构 |
| 2.1.3 ASIC架构 |
| 2.2 问题求解机 |
| 2.2.1 应用层语言LL7 |
| 2.2.2 需求 |
| 2.2.3 服务 |
| 2.3 U-SoC片内云架构 |
| 2.3.1 定序器设计 |
| 2.3.2 片内只写总线及消息传递机制 |
| 2.3.3 统一节点接口(UNI) |
| 2.4 本章小结 |
| 第三章 实时视频处理系统设计 |
| 3.1 视频输入模块设计 |
| 3.1.1 RGB格式视频输入 |
| 3.1.2 YUV格式视频输入 |
| 3.1.3 ITU-R BT601标准视频输入 |
| 3.1.4 ITU-R BT656标准视频输入 |
| 3.2 自动聚焦模块 |
| 3.2.1 聚焦评价函数选择 |
| 3.2.2 聚焦算法实现 |
| 3.2.3 实现搜索算法 |
| 3.2.4 实现光学镜头驱动 |
| 3.3 实时处理模块 |
| 3.3.1 帧率提升 |
| 3.3.2 图像增强 |
| 3.3.3 色空间转换 |
| 3.3.4 图像放大 |
| 3.3.5 图像滤波 |
| 3.3.6 时序发生器 |
| 3.3.7 OSD |
| 3.4 系统硬件实现平台 |
| 3.5 本章小结 |
| 第四章 AVS编码器状态机架构设计 |
| 4.1 帧内预测 |
| 4.1.1 帧内预测原理 |
| 4.1.2 帧内预测实现 |
| 4.1.3 帧内预测综合结果 |
| 4.2 帧间预测 |
| 4.2.1 帧间预测原理 |
| 4.2.2 帧间预测实现 |
| 4.2.3 帧间预测综合结果 |
| 4.3 整数DCT/IDCT变换 |
| 4.3.1 算法原理 |
| 4.3.2 算法实现 |
| 4.3.3 仿真验证 |
| 4.4 量化/反量化 |
| 4.4.1 量化原理 |
| 4.4.2 量化/反量化实现 |
| 4.4.3 仿真结果 |
| 4.5 熵编码 |
| 4.5.1 熵编码原理 |
| 4.5.2 实现熵编码硬件 |
| 4.5.3 综合结果 |
| 4.6 环路滤波实现 |
| 4.6.1 环路滤波原理 |
| 4.6.2 环路滤波实现 |
| 4.6.3 仿真结果 |
| 4.7 系统实现 |
| 4.8 本章小结 |
| 第五章 片内云架构的AVS编码器 |
| 5.1 设计流程 |
| 5.2 需求描述 |
| 5.3 语义描述 |
| 5.4 服务层描述 |
| 5.5 原子构件数据帧格式 |
| 5.6 AVS编码器片内云架构 |
| 5.7 本章小结 |
| 第六章 总结与展望 |
| 6.1 论文完成的主要工作 |
| 6.2 存在问题和后续研究内容 |
| 参考文献 |
| 致谢 |
| 攻读博士学位期间发表的学术论文 |
| 攻读博士学位期间的科研工作及成果 |
四、一种新型2-DCT/IDCT结构的设计与实现（论文参考文献）
- [1]X-DSP中H.264编码器加速模块的设计与实现[D]. 刘亚婷. 西安电子科技大学, 2019(02)
- [2]基于近似DCT变换的数字图像水印加速器的设计和实现[D]. 葛航旗. 南京大学, 2019(07)
- [3]近似算术电路设计与近似逻辑综合方法研究[D]. 吴德祥. 南京理工大学, 2019(06)
- [4]多维DCT/IDCT立体类蝶形算法及其单元式通道结构的研究[D]. 刘媛媛. 吉林大学, 2016(03)
- [5]SRAM型FPGA的可重构容错结构研究[D]. 张程程. 南京理工大学, 2017(07)
- [6]基于DCT和APBT的JPEG图像编码算法优化[D]. 傅齐鸣. 山东大学, 2016(02)
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- [9]基于FPGA的视频压缩算法的硬件化研究[D]. 胡曦月. 西安电子科技大学, 2014(11)
- [10]视频编码应用的U-SoC片内云架构研究[D]. 张博. 太原理工大学, 2013(07)